协同优化接入点可改善模拟布局（UT Austin）
Co-Optimizing Access Points Improves Analog Placement (UT Austin)
AI 摘要据行业媒体SemiEngineering在2026年11月2日报道，美国德克萨斯大学奥斯汀分校的研究团队发表了名为APPlace的模拟电路布局新技术。该研究针对模拟与数模混合（AMS）电路版图自动化中寄生效应和失配影响电路性能的问题，指出布局阶段直接限制后续布线方案，因此提出在物理布局中协同优化器件位置与引脚接入点，以解决模拟版图自动化的性能瓶颈。
解读
发生了什么
行业媒体SemiEngineering在2026年11月2日刊载报道，美国德克萨斯大学奥斯汀分校的研究人员发表了一项名为APPlace的模拟电路布局研究。该研究指出，在模拟及数模混合（AMS）电路设计领域，版图生成过程中产生的寄生效应与器件失配会严重劣化电路性能，使得版图自动化长期存在技术阻碍。在版图设计的各阶段中，布局环节尤为关键，因为器件放置的几何结果直接决定并约束了后续布线的可行方案。为此，研究团队提出了将器件物理位置与引脚接入点进行协同优化的方法，通过增强布局对布线的感知能力来改进模拟电路布局质量。
为什么重要
与数字芯片具备高度成熟的自动化综合流程不同，模拟电路物理设计迄今依然严重依赖资深工程师手工绘制，是先进制程芯片研发周期的核心阻碍。传统模拟EDA工具在布局阶段通常将器件引脚简化为单一中心点，将具体的布线接入位置完全留给后续布线工具处理，造成布局与布线环节的严重割裂。模拟电路对寄生电阻、寄生电容以及器件对称性具有极高的物理敏感性，引脚接入位置的微小偏移就会导致电路增益、共模抑制比或响应延迟发生剧烈恶化。将引脚接入点与器件物理位置进行协同优化，实质上使布局引擎具备了预判真实布线几何形态的能力，在物理源头抑制了非理想寄生效应的产生。这种跨阶段协同机制能够大幅减少后仿真失败导致的重新布局，为打破模拟芯片设计的效率瓶颈提供了关键技术路径。
影响谁
- 模拟及数模混合芯片设计企业可借助高精度的自动化布局算法降低对资深版图工程师手工绘制的依赖，减少“布局-后仿真-重新调整”的迭代成本，缩短产品面市周期。
- 电子设计自动化（EDA）软件开发商算法层面的协同创新将促使商业EDA厂商升级模拟物理设计工具链，把接入点感知能力融入底层布局引擎，以增强工具在复杂模拟版图中的求解质量。
- 先进制程芯片设计团队与晶圆代工厂随着系统级芯片中模拟与接口模块的比例提升，更高效的版图生成能力有助于降低先进制程下定制化模拟IP的物理实现门槛与流片风险。
背景
伴随半导体工艺向高阶制程演进，短沟道效应和复杂的版图依赖效应使模拟模块的物理设计难度呈指数级攀升。长期以来，数字芯片已实现自顶向下的全自动逻辑综合与布局布线，而模拟电路因严苛的对称性、噪声隔离和失配约束，始终被称为芯片制造中的“手工业”。EDA学术界与产业界多年来持续尝试将可微优化等先进数学模型引入模拟版图设计，但布线阶段的非线性与离散特征往往导致早期的布局优化在布线后失真。德克萨斯大学奥斯汀分校在集成电路计算机辅助设计领域拥有深厚的科研积累，其团队长期聚焦于利用数学规划与协同优化算法解决芯片物理后端的复杂约束问题。
和中国的关系
中国本土拥有庞大的模拟芯片设计产业群，涵盖电源管理、射频及传感器接口等领域，但普遍面临资深版图设计人才短缺、研发严重依赖人工经验的现实困境。以华大九天、概伦电子为代表的本土EDA企业正全力攻坚模拟全流程工具链，将接入点协同等算法前沿转化为商业软件特性，是本土工具形成差异化竞争力的重要突破口。模拟物理设计自动化能力的提升，有助于中国芯片企业加速自研模拟IP在成熟及先进制程代工线上的移植效率，提升供应链的自主研发韧性。
接下来关注
- 该论文核心算法代码与测试用例在学术平台上的开源进展，以及在标准模拟基准电路上的可复现性验证结果。
- 主流商业EDA厂商（如Cadence、Synopsys或国内华大九天）是否会在后续版本更新或专利布局中引入布局与引脚接入点协同机制。
- 采用该协同优化算法生成的模拟版图在先进制程晶圆代工厂的流片流转进展，以及后仿真寄生提取数据的收敛情况。
摘要和解读由 AI 根据公开报道整理，以原文为准。